Fault Tolerance and Hardware Acceleration for Automotive and Aerospace Computing Architectures
Computing architectures in the automotive and aerospace sectors have a great commonalty: They are expected not to fail. Unavailability and miscalculations can lead to severe consequences such as loss of lives or loss of a mission. For this reason, specifications and standardizations of these domains demand high dependability of computing architectures. The resulting reliability requirements can be satisfied through fault tolerance mechanisms, which are discussed in this work for several systems. Particularly, this work contributes a framework for fault tolerant processors based upon the emerging RISC-V ISA. The framework incorporates state of the art fault tolerance mechanisms such as spatial redundancy and error correction codes. In order to minimize error detection times, novel techniques are developed and integrated. Furthermore, digital circuits account for a growing share of automotive and aerospace value chains because of an increasing level of automation and software feature complexity. Computing power and energy efficiency determine competitive advantages. Both can be improved through hardware acceleration. Concrete examples for both fault tolerant and power efficient hardware accelerated architectures are presented. A robot demonstrator for a planetary surface exploration utilizes an accelerated stereo vision computation. A test chip with a fault tolerant RISC-V processor has been taped out in early 2022. Moreover, the radiation tolerant JANUS DPM with accelerated image processing has been launched towards Jupiter in April 2023.
Respective strategies and circuitries are implemented for imaging applications and the inference of neural networks. The fault tolerance of the accelerated functionalities is given special consideration.
Von Rechnerarchitekturen im Automobil- und Luftfahrbereich wird erwartet, dass sie nicht versagen. Nichtverfügbarkeit und Fehlberechnungen können zu schwerwiegende Folgen wie Verlust von Menschenleben oder Verlust einer Mission führen. Aus diesem Grund fordern Spezifikationen und Standards aus diesen Bereichen eine hohe Verlässlichkeit und Sicherheit der Rechnerarchitekturen. Die daraus resultierenden Zuverlässigkeitsanforderungen können durch Fehlertoleranzmechanismen erfüllt werden, die in dieser Arbeit für verschiedene Systeme diskutiert werden. Insbesondere wird ein Framework für fehlertolerante Prozessoren der neuartigen RISC-V ISA vorgestellt. Das Framework enthält übliche Fehlertoleranzmechanismen wie Redundanz und Fehlerkorrekturcodes. Für eine Minimierung von Fehlerdetektionszeiten werden neuartige Techniken entwickelt und integriert. Darüber hinaus haben digitale Schaltungen aufgrund zunehmendem Automatisierungsgrad und Softwarekomplexität einen wachsenden Anteil an der Wertschöpfungskette in der Automobil- und Luftfahrtindustrie. Rechenleistung und Energieeffizienz bestimmen Wettbewerbsvorteile. Beide Aspekte können durch Hardwarebeschleunigung verbessert werden. Entsprechende Strategien und Schaltungen werden für bildgebende Anwendungen und die Inferenz neuronaler Netze implementiert. Dabei wird die Fehlertoleranz der beschleunigten Funktionalitäten besonders berücksichtigt. Konkrete Beispiele für sowohl fehlertolerante als auch energieeffiziente hardwarebeschleunigte Architekturen werden vorgestellt. Ein Roboterdemonstrator für die Erkundung einer Planetenoberfläche nutzt beschleunigte Stereobildverarbeitung. Ein Testchip mit einem fehlertoleranten RISC-V Prozessor wurde Anfang 2022 zum Tape-Out gebracht. Zudem ist das strahlungstolerante JANUS Datenverarbeitungsmodul mit beschleunigter Bildverarbeitung im April 2023 in Richtung Jupiter gestartet.
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